定義并搭建基于UVM的驗證平臺，開展數(shù)字與混合信號產(chǎn)品的驗證工作
制定覆蓋產(chǎn)品規(guī)格功能的驗證方案
協(xié)助生成模塊級及全芯片層級的測試激勵向量
利用邏輯仿真工具完成模塊級和全芯片門級仿真的運行、結果分析與問題調試
在原型開發(fā)階段協(xié)助進行芯片實物的測試與問題排查
掌握I/O時序規(guī)范，能夠準確驗證相關時序參數(shù)

優(yōu)先考慮的條件
具備Verilog/SystemVerilog編程經(jīng)驗
熟悉UVM驗證方法學，具備主動學習意愿
期望運用UVM框架獨立構建數(shù)字驗證系統(tǒng)
接觸過SystemVerilog斷言語言
可讀懂RTL級設計實現(xiàn)代碼
具備良好的團隊協(xié)作能力，能在緊湊進度下高效推進任務
出色的書面表達與口頭溝通技巧
積極主動，做事有計劃性和條理性