崗位職責(zé)：
1.負責(zé)時鐘芯片（如PLL振蕩器等）的模擬電路架構(gòu)設(shè)計、方案論證及詳細設(shè)計。
2.成PLL系統(tǒng)級建模分析，前后仿驗證，保證如相位噪聲，雜散，功耗等關(guān)鍵指標達標。
3.配合版圖工程師完成模擬電路版圖布局規(guī)劃、參與版圖評審，規(guī)避寄生效應(yīng)對電路性能的影響，保障芯片可靠性。
4.配合測試工程師完成芯片樣品測試，分析測試數(shù)據(jù)，定位測試中出現(xiàn)的模擬電路相關(guān)問題，提出整改方案并推動優(yōu)化迭代。
5.撰寫電路設(shè)計文檔、仿真報告、測試分析報告、技術(shù)規(guī)范等，沉淀設(shè)計經(jīng)驗；參與技術(shù)評審、方案討論，分享設(shè)計思路與技術(shù)難點解決方案。

任職資格：
1.碩士及以上學(xué)歷，微電子、集成電路設(shè)計等相關(guān)專業(yè)；3年及以上時鐘/模擬芯片設(shè)計經(jīng)驗。
2.精通模擬電路設(shè)計，熟練掌握時鐘芯片核心模塊（PLL、振蕩器等）設(shè)計，能獨立完成電路設(shè)計、仿真與優(yōu)化。
3.熟練使用Cadence，MATLAB建模，可獨立完成仿真及版圖協(xié)同驗證。
4.熟悉CMOS，SIGE工藝，，具備流片后測試和debug經(jīng)驗。
5.邏輯嚴謹、善于解決問題、創(chuàng)新意識強、抗壓性好、溝通協(xié)調(diào)高效、團隊協(xié)作佳、具備基礎(chǔ)文檔撰寫與英語閱讀能力、責(zé)任心強、積極主動、學(xué)習(xí)能力突出。
6.有量產(chǎn)時鐘芯片設(shè)計、低功耗/高精度時鐘設(shè)計經(jīng)驗或具備芯片全流程設(shè)計量產(chǎn)經(jīng)驗者優(yōu)先。