ic設(shè)計(jì)工程師（基帶）
1.8-2.5萬元/月
投遞簡歷
四川-成都-雙流區(qū)
3-5年
有數(shù)字前端設(shè)計(jì)師經(jīng)驗(yàn)
ASIC · SoC · CPU · GPU · DSP
成功流片經(jīng)驗(yàn) · 量產(chǎn)經(jīng)驗(yàn) · 英文讀寫能力
ARM · RISC-V
3-5年數(shù)字前端設(shè)計(jì)經(jīng)驗(yàn) · 5年以上數(shù)字前端設(shè)計(jì)經(jīng)驗(yàn)
Verilog/System Verilog · Perl
基站 · 基帶芯片
2026-03-01 14:00:25 更新
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白盒子（上海）微電子科技有限公司
最近在線時(shí)間：2026-03-01 14:00:25
電話：182********
地址：上海市松江區(qū)九亭鎮(zhèn)九亭中心路1158號6幢301室-6
職位描述
崗位職責(zé)：
1.負(fù)責(zé)通信芯片基帶處理模塊開發(fā)，如4G/5G基帶符號級和比特級處理的RTL代碼編寫、仿真與驗(yàn)證，確保模塊功能和性能符合設(shè)計(jì)規(guī)范。
任職資格：
1.本科及以上學(xué)歷，電子信息工程、微電子、集成電路設(shè)計(jì)、通信工程等相關(guān)專業(yè)
2.熟悉數(shù)字電路設(shè)計(jì)原理、Verilog/VHDL硬件描述語言，具備獨(dú)立模塊設(shè)計(jì)能力
3.熟練使用EDA設(shè)計(jì)工具（如VCS、SPYGLASS、VERDI）進(jìn)行邏輯設(shè)計(jì)與仿真
4.了解芯片開發(fā)流程（從RTL設(shè)計(jì)到流片），有通信ASIC/FPGA開發(fā)或項(xiàng)目經(jīng)驗(yàn)者優(yōu)先。
求職提醒：求職過程請勿繳納費(fèi)用，謹(jǐn)防詐騙！若信息不實(shí)請舉報(bào)。
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