崗位職責：
1.電路設計與仿真： 負責關鍵模擬/混合信號電路模塊的晶體管級設計、仿真和優(yōu)化。核心模塊包括但不限于：
①　高性能鎖相環(huán)：整數/小數分頻PLL、低抖動LC/Digital PLL。
②　時鐘數據恢復電路：用于高速SerDes（≥32Gbps）的Bang-Bang CDR或線性CDR。
③　時鐘調理電路：相位插值器、占空比校正器、可編程延遲線、時鐘緩沖器。
④　高速數據路徑電路：串行器/解串器、均衡器。
2.系統(tǒng)集成與驗證： 與系統(tǒng)架構師、數字設計及后端團隊緊密合作，定義模塊規(guī)格，并完成芯片級集成后的性能驗證與調試。
3.版圖指導與后仿： 指導版圖工程師完成高性能模擬電路的版圖設計，確保匹配性、抗干擾性并優(yōu)化寄生參數。完成包含寄生參數的后仿真，確保電路在工藝角、電壓、溫度變化下的魯棒性。
4.測試與支持： 參與制定測試方案，支持測試工程師完成芯片流片后的實驗室測試、性能表征和故障分析。
5.技術文檔： 撰寫詳細的設計文檔、仿真報告和測試報告。

任職要求：
1.教育背景： 微電子、電子工程、集成電路設計等相關專業(yè)，碩士研究生及以上學歷。
2.經驗技能：
①　扎實的模擬電路基礎，深入理解CMOS/BJT器件物理、噪聲、反饋系統(tǒng)、穩(wěn)定性等。
②　具有至少一個完整的PLL、CDR、DLL或高速IO等模塊的流片經驗。
③　熟練使用Cadence Virtuoso、Spectre、AMS Designer等主流IC設計工具。
④　具備晶體管級電路設計、仿真及調試能力，能獨立完成DC、AC、瞬態(tài)、噪聲、穩(wěn)定性等仿真分析。
⑤　熟悉混合信號設計流程，了解數字控制邏輯與模擬電路的協同設計。
⑥　良好的團隊合作精神、溝通能力和解決問題的能力。
⑦　語言能力： 具備良好的英文技術文獻閱讀能力。

具備以下任一方向有深入經驗者優(yōu)先考慮：
①　超低功耗或超低抖動時鐘電路設計。
②　基于FinFET先進工藝（10nm及以下）的高速接口設計。
③　SerDes PHY設計經驗（熟悉PCIe， USB， Ethernet， DDR/LPDDR等協議者更佳）。
④　工具與技能： 熟練使用MATLAB/Python/C等工具進行系統(tǒng)建模、數據分析和自動化腳本編寫。
⑤　項目經歷： 有成功量產項目經驗，或在國際頂級會議/期刊（如ISSCC， VLSI， JSSC）上發(fā)表過相關論文者將獲得極大加分。

崗位福利：
1.薪資范圍3-6萬，具體根據資深程度面議。
2.按規(guī)定繳納五險一金，享受國家法定節(jié)假日、婚假和產假、餐飲/交通補貼、節(jié)日福利等

工作地點：
深圳/廣州/上海/西安,根據個人情況選擇。