崗位職責(zé):
一、SerDes/IP驗證架構(gòu)設(shè)計
1) 負責(zé)高速SerDes(如PCle/USB/DDR/以太網(wǎng)等)數(shù)字模塊的驗證策略制定，搭建基于UVM的模塊級/系統(tǒng)級驗證環(huán)境。
2) 開發(fā)可重用的驗證組件(VIP)、斷言(Assertion)及覆蓋率模型，實現(xiàn)驗證自動化。
二、RTL功能驗證
1) 執(zhí)行定向測試和隨機約束測試，覆蓋SerDes關(guān)鍵功能(如均衡器、時鐘數(shù)據(jù)恢復(fù)CDR、編解碼等)。
2) 分析時序收斂、功耗與性能相關(guān)的數(shù)字邏輯問題，協(xié)同設(shè)計團隊優(yōu)化RTL。
三、混合信號協(xié)同驗證
1) 配合模擬團隊完成數(shù)?；旌戏抡?Mixed-SignalSimulation)，驗證SerDes整體功能與性能指標。
2) 支持芯片級驗證，參與硅后調(diào)試與問題根因分析。
四、技術(shù)文檔與流程優(yōu)化
1) 編寫驗證計劃、測試報告及技術(shù)文檔，主導(dǎo)驗證評審。
2) 探索先進驗證方法學(xué)(如FormalVerification)，提升驗證效率與覆蓋率。

任職要求:
一、專業(yè)技能
1) 4年以上數(shù)字驗證經(jīng)驗，精通UVM/SystemVerilog，有SerDes、高速接口IP(如PCle5.0/6.0、112GPAM4)驗證經(jīng)驗者優(yōu)先。
2) 熟悉SerDes數(shù)字信號處理算法(如DFE/FFE均衡、時鐘恢復(fù))及通信協(xié)議(IEEEJEDEC標準)。
3) 掌握混合信號驗證流程(如VCS-AMS、Verilog-AMS)，了解SPICE仿真基礎(chǔ)。
4) 熟練使用Verilog/VHDL、Python/Perl/Tcl等腳本語言。
二、工具與平臺
1) 熟練使用VCS/Xcelium、Verdi、Questa等EDA工具，熟悉Coverage-Driven驗證方法。
2) 有FPGA原型驗證或Emulation(如Palladium/Zebu)經(jīng)驗者加分。

三、軟性要求
1) 良好的英文文獻閱讀能力，能獨立分析技術(shù)需求。
2) 團隊協(xié)作意識強，適應(yīng)跨職能(設(shè)計/測試/應(yīng)用)溝通。三、加分項
1) 熟悉DDR/LPDDR、MIPI等接口協(xié)議或相關(guān)IP驗證經(jīng)驗。2)有tape-out成功經(jīng)驗或高速SerDes(56Gbps)項目經(jīng)歷。