學(xué)歷及專業(yè)
碩士及以上學(xué)歷，電子工程、通信、自動(dòng)控制等相關(guān)專業(yè)

知識(shí)與技能
具備通信信號(hào)、雷達(dá)信號(hào)、陣列信號(hào)處理的理論基礎(chǔ)。
掌握Verilog或VHDL等硬件描述語(yǔ)言的基本應(yīng)用。
具有FPGA或DSP相關(guān)的開(kāi)發(fā)與調(diào)試實(shí)踐經(jīng)驗(yàn)。
熟練運(yùn)用Modelsim與Matlab完成系統(tǒng)建模、仿真及性能分析。
具備良好的溝通能力與團(tuán)隊(duì)合作意識(shí)，能夠適應(yīng)一定程度的工作壓力。

崗位職責(zé)
承擔(dān)基帶信號(hào)處理模塊的設(shè)計(jì)與實(shí)現(xiàn)任務(wù)。
負(fù)責(zé)信號(hào)處理算法的開(kāi)發(fā)、編碼實(shí)現(xiàn)、系統(tǒng)驗(yàn)證及技術(shù)文檔撰寫(xiě)。
參與項(xiàng)目整體方案設(shè)計(jì)以及聯(lián)合調(diào)試與測(cè)試工作。