招聘數(shù)字后端PD
負(fù)責(zé)數(shù)字芯片從RTL到GDSII的物理實(shí)現(xiàn)工作，涵蓋邏輯綜合、布局規(guī)劃（FloorPlan）、時(shí)鐘樹綜合（CTS）、布線優(yōu)化（Place & Route）、時(shí)序收斂（STA）、功耗分析（IR Drop/EM）以及物理驗(yàn)證（DRC/LVS）等關(guān)鍵步驟

與前端設(shè)計(jì)團(tuán)隊(duì)緊密配合，完成時(shí)序約束（SDC）制定及功能驗(yàn)證任務(wù)，保障芯片在性能、面積和功耗（PPA）方面滿足設(shè)計(jì)目標(biāo)

具備先進(jìn)工藝節(jié)點(diǎn)PD經(jīng)驗(yàn)者優(yōu)先，熟悉28nm及以下工藝（如12nm、7nm等），能夠針對(duì)先進(jìn)工藝優(yōu)化設(shè)計(jì)流程，有效應(yīng)對(duì)信號(hào)完整性（SI）、電壓降（IR Drop）等技術(shù)挑戰(zhàn)

承擔(dān)流程開發(fā)與自動(dòng)化建設(shè)，編寫并維護(hù)Tcl/Perl/Python腳本，提升布局布線、數(shù)據(jù)提取及驗(yàn)證環(huán)節(jié)的自動(dòng)化水平與執(zhí)行效率

參與芯片級(jí)整體版圖設(shè)計(jì)，協(xié)同DFT、模擬版圖團(tuán)隊(duì)推進(jìn)版圖規(guī)劃與聯(lián)合驗(yàn)證工作

主導(dǎo)或協(xié)助完成技術(shù)文檔輸出，包括設(shè)計(jì)報(bào)告、驗(yàn)證規(guī)范及工藝反饋文檔

教育背景：微電子、電子工程、計(jì)算機(jī)科學(xué)或相關(guān)專業(yè)碩士及以上學(xué)歷，特別優(yōu)秀者可放寬至本科學(xué)歷
專業(yè)技能：熟練掌握數(shù)字后端全流程工具鏈（如Synopsys IC Compiler、Cadence Innovus、Calibre等），精通PrimeTime進(jìn)行時(shí)序分析，熟練運(yùn)用Tcl/Shell腳本編程，具備Perl/Python開發(fā)能力者優(yōu)先；了解UPF低功耗設(shè)計(jì)流程，熟悉先進(jìn)工藝設(shè)計(jì)規(guī)則（如FinFET等）
經(jīng)驗(yàn)要求：3年以上數(shù)字后端設(shè)計(jì)工作經(jīng)驗(yàn)，至少完整參與過(guò)1個(gè)成功流片項(xiàng)目，熟悉芯片級(jí)集成與模塊級(jí)物理實(shí)現(xiàn)，有復(fù)雜SoC設(shè)計(jì)經(jīng)驗(yàn)（如CPU/GPU/AI芯片）者優(yōu)先
軟性能力：具備出色的邏輯思維與抗壓能力，能適應(yīng)高節(jié)奏的流片周期
具備良好的溝通表達(dá)能力及跨部門協(xié)作意識(shí)

加分項(xiàng)：
1. 熟悉DFT設(shè)計(jì)內(nèi)容（如Scan Chain、MBIST）及相關(guān)測(cè)試方案制定
2. 具備高速通信類芯片項(xiàng)目經(jīng)驗(yàn)